半导体行业最新 #Chiplet 相关新闻

➀ ASML正在开发混合键合机，从高端转向成本效益型解决方案。

➁ 挑战在于在成本约束下实现高精度，目标是达到竞争对手速度的两倍以上。

➂ ASML正在积极寻求亚洲的供应商来支持这一新项目。

➀ VisualSim Architect展示了在实施前如何模拟复杂的多芯片和Chiplet系统。

➁ 强调了在集成来自不同供应商的Chiplet时进行UCIe延迟分析的重要性。

➂ 比较双芯片和四芯片CPU配置可以揭示性能、功耗和热管理的权衡。

➃ 虚拟设计是设计复杂系统的最经济高效的方法。

➀ 德宾德拉·达斯·夏尔马博士(UCIe联盟主席和英特尔高级研究员)在Chiplet峰会上发表了演讲；

➁ 演讲重点介绍了UCIe(通用芯片互连标准)，这是一项突破性的开放标准；

➂ UCIe旨在革新半导体技术中的封装级芯片集成。

➀ iCAR V27搭载地平线HSD和征程6P芯片，展示先进的自动驾驶能力；

➁ 采用真正的端到端架构，实现低延迟和类似人类的决策；

➂ iCAR V27在城市交通和乡村道路上实现了高自主性。

➀ Juniyali Nauriyal是Photonect公司的首席执行官和联合创始人；

➁ Photonect专注于商业化先进的纤芯连接技术；

➂ Juniyali是Photonect核心技术的共同发明者，构成了公司的基础。

➀ Arteris推出其智能NoC自动化解决方案，旨在应对由AI、ML、HPC和异构系统架构推动的日益复杂的半导体设计挑战，帮助设计者平衡性能、功耗和上市时间压力。

➁ 该方案通过利用NoC（片上网络）架构这一基础构建模块，在芯粒（Chiplet）时代，为加速AI就绪型SoC（片上系统）设计提供了关键支持。

➂ 文章强调了在先进芯片设计中，自动化工具对于提升效率和实现异构集成的重要性。

➀ 构建复杂的系统级集成电路（SoC）需要细致的规划、战略决策以及硬件和软件领域之间的协作，以降低固有的风险。

➁ 在RISC-V峰会上，安德斯技术（Andes Technology）的达伦·琼斯（Darren Jones）分享了SoC设计中的关键权衡，强调了知识产权（IP）模块的作用以及构建强大生态系统对成功实现SoC的重要性。

➂ 文章强调，SoC开发不仅限于技术设计，还需要与可用的IP解决方案、软件支持和合作伙伴网络相协调，以实现市场就绪的产品。

➀ 构建复杂的系统级集成电路（SoC）需要细致的规划、战略决策以及硬件和软件领域之间的协作，以降低固有的风险。

➁ 在RISC-V峰会上，安德斯技术（Andes Technology）的达伦·琼斯（Darren Jones）分享了SoC设计中的关键权衡，强调了知识产权（IP）模块的作用以及构建强大生态系统对成功实现SoC的重要性。

➂ 文章强调，SoC开发不仅限于技术设计，还需要与可用的IP解决方案、软件支持和合作伙伴网络相协调，以实现市场就绪的产品。

➀ Imec 与日本高级系统级集成电路汽车研究组织（ASRA）宣布了一项战略对齐倡议，旨在对汽车应用的Chiplet架构进行标准化 harmon化;

➁ 该合作侧重于开发统一的规范和接口，以实现汽车Chiplet集成，加快采用速度并提高可靠性;

➂ 这一合作预计将推动汽车半导体解决方案的进步，为下一代车辆计算和安全系统提供支持。

➀ S2C、MachineWare 和 Andes 联合推出一体化 RISC-V 协同仿真解决方案，以应对基于 RISC-V 的芯片设计日益增长的复杂性；

➁ 该方案集成 MachineWare 的 SIM-V 虚拟平台、S2C 的 Genesis Architect 和 Prodigy FPGA 原型系统，以及 Andes 的高性能处理器技术；

➂ 该解决方案旨在通过多公司协作，加速 RISC-V 芯片的开发流程，提高设计效率和可靠性。

➀ S2C、MachineWare 和 Andes 联合推出一体化 RISC-V 协同仿真解决方案，以应对基于 RISC-V 的芯片设计日益增长的复杂性；

➁ 该方案集成 MachineWare 的 SIM-V 虚拟平台、S2C 的 Genesis Architect 和 Prodigy FPGA 原型系统，以及 Andes 的高性能处理器技术；

➂ 该解决方案旨在通过多公司协作，加速 RISC-V 芯片的开发流程，提高设计效率和可靠性。

➀ ASICs（专用集成电路）在性能、功耗效率和外形因素方面提供了竞争优势，已成为创新公司的终极武器；

➁ 与现成处理器、FPGA 或 ASSP 不同，全定制或半定制 ASIC 可实现专门优化；

➂ imec 分析了 ASIC 的核心好处，并探讨了企业如何有效把握其潜力。

➀ ASICs（专用集成电路）在性能、功耗效率和外形因素方面提供了竞争优势，已成为创新公司的终极武器；

➁ 与现成处理器、FPGA 或 ASSP 不同，全定制或半定制 ASIC 可实现专门优化；

➂ imec 分析了 ASIC 的核心好处，并探讨了企业如何有效把握其潜力。

➀ MZ Technologies已推出一个新的视频系列，聚焦于先进封装设计，以支持半导体和系统设计工程师；

➁ 该系列发布正值半导体行业快速转向多芯片、2.5D/3D集成及异构架构的趋势；

➂ 该举措旨在为工程师提供教育资源，帮助其应对封装技术的复杂性与进步。

➀ MZ Technologies已推出一个新的视频系列，聚焦于先进封装设计，以支持半导体和系统设计工程师；

➁ 该系列发布正值半导体行业快速转向多芯片、2.5D/3D集成及异构架构的趋势；

➂ 该举措旨在为工程师提供教育资源，帮助其应对封装技术的复杂性与进步。

➀ SpaceX正在其下一代星链V3卫星中使用Xsight Labs X2 12.8T可编程交换芯片；

➁ 这次合作标志着Xsight Labs在太空计算领域的重要突破；

➂ 该交换芯片将增强星链卫星的网络连接能力，为未来太空技术发展奠定基础。

➀ Keysight的芯片组PHY设计器可对从发射机到接收机的D2D芯片组PHY系统进行建模和分析；

➁ 该工具支持芯片组间电路连通性和信号完整性的模拟，帮助设计师优化高速度接口性能；

➂ 主要用于先进技术节点下芯片组架构的验证和优化。

➀ 门环绕型晶体管是FinFET技术之后的下一进化步骤，通过增强对电流的控制能力。

➁ 该先进的晶体管架构对于降至子3nm工艺节点至关重要，可提供AI工作负载所需的更高性能和能效。

➂ 门环绕技术的采用将推动AI加速器、GPU和高性能计算系统改进，使生成式AI和大型语言模型能够持续发展。

➀ 弗劳恩霍夫CEASAX中心正在推进包括300毫米晶圆级小芯片集成和3D封装在内的关键技术，作为欧盟《芯片法案》和PREVAIL项目的一部分，旨在加强欧洲半导体供应链；

➁ CEASAX独特的300毫米中试生产线融合了前端（CMOS、存储）和后端（混合键合、硅通孔）工艺，支持模块化小芯片系统和高密度中介层的开发；

➂ 弗劳恩霍夫IPMS与IZM-ASSID的合作推动了2.5D/3D集成技术的创新，并计划在2025年欧洲半导体展上展示欧洲在半导体研发领域的领先地位。

➀ 弗劳恩霍夫CEASAX通过其300毫米中试产线推进欧洲半导体价值链，整合前端与先进封装技术，并参与欧盟《芯片法案》的APECS和PREVAIL项目以增强供应链稳定性；

➁ CEASAX专注于小芯片集成、混合键合和晶圆级3D封装技术，结合弗劳恩霍夫IPMS（前端）和IZM-ASSID（先进封装）的研发能力，支持高性能小型化系统开发；

➂ 作为欧洲FMD研究网络的一部分，CEASAX通过衔接科研与产业应用推动技术主权，相关成果将在2025年SEMICON Europe展会展示。