地平线HSD首次上车硬派SUV，携手iCAR V27打造方盒子智驾天花板
地平线HSD首次上车硬派SUV，携手iCAR V27打造方盒子智驾天花板
➀ iCAR V27搭载地平线HSD和征程6P芯片，展示先进的自动驾驶能力；
➁ 采用真正的端到端架构，实现低延迟和类似人类的决策；
➂ iCAR V27在城市交通和乡村道路上实现了高自主性。
半导体行业最新 #3nm 相关新闻
Foundry grew 8% in Q3
代工厂第三季度收入增长8%
➀_top 10代工厂第三季度收入同比增长8.1%，达到451亿美元，主要推动力是7纳米以下制程技术的提升；➁ 趋势力预测2025年第四季度将继续增长；➁ 增长源于产能提升及高性能计算和AI应用对子7纳米技术的旺盛需求。
New Nanoimprint Challenge To EUV
新纳米印制挑战EUV
➀ 大日本印刷（DNP）和佳能宣布其最新的纳米印制光栅技术可实现10纳米线宽，满足1.4纳米工艺代级要求；
➁ 这种新的纳米印制技术可能有挑战EUV光刻在先进节点制造中的主导地位；
➂ 使用该NIL技术的生产设备据说即将准备好投入使用。
Keeping Pace with AI: Why Gate-All-Around Transistors are the Answer
跟上AI的步伐：为什么门环绕型晶体管是解决方案
➀ 门环绕型晶体管是FinFET技术之后的下一进化步骤，通过增强对电流的控制能力。
➁ 该先进的晶体管架构对于降至子3nm工艺节点至关重要，可提供AI工作负载所需的更高性能和能效。
➂ 门环绕技术的采用将推动AI加速器、GPU和高性能计算系统改进，使生成式AI和大型语言模型能够持续发展。
MIN PULSE WIDTH TIMING CHECK The Silent Timing Trap Lurking In Every Sub-5nm Design
最小脉冲宽度时序检查：隐藏在5纳米以下设计中的定时陷阱
➀ 在5纳米以下技术节点中，最小脉冲宽度（MPW）检查对防止逻辑错误和电路不稳定至关重要，需通过包含波形退化、串扰和工艺变化的静态时序分析（STA）进行严格验证；
➁ 时钟网络的占空比退化由RC滤波效应、上升/下降延迟不对称及PVT变化引起，需通过精确的时钟树综合和抖动建模在签核阶段解决；
➂ 修复MPW违规的策略包括优化时钟网络结构、调整PLL布局、减少串扰影响，并强调在设计初期阶段进行MPW检查以避免硅片失效风险。
MIN PULSE WIDTH TIMING CHECK The Silent Timing Trap Lurking In Every Sub-5nm Design
最小脉冲宽度时序检查：隐藏在5纳米以下设计中的定时陷阱
➀ 在5纳米以下技术节点中，最小脉冲宽度（MPW）检查对防止逻辑错误和电路不稳定至关重要，需通过包含波形退化、串扰和工艺变化的静态时序分析（STA）进行严格验证；
➁ 时钟网络的占空比退化由RC滤波效应、上升/下降延迟不对称及PVT变化引起，需通过精确的时钟树综合和抖动建模在签核阶段解决；
➂ 修复MPW违规的策略包括优化时钟网络结构、调整PLL布局、减少串扰影响，并强调在设计初期阶段进行MPW检查以避免硅片失效风险。
$400bn Up Against The Wall
4000亿美元碰壁
➀ 中美两国分别在十年间投入1500亿和2500亿美元补贴半导体产业，但因管理失当未能突破尖端制程技术；
➁ 中国将补贴投向缺乏经验的厂商，而美国资金被用于企业本就会进行的产能扩张；
➂ 英特尔在获得80亿美元补贴后，先进制程研发连续延期引发政治争议，其CEO面临辞职压力。