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9月18日
SiFive Launches Second-Generation Intelligence Family of RISC-V Cores
SiFive发布第二代RISC-V智能核心系列产品➀ SiFive推出第二代RISC-V智能核心系列（X100/X200/X300/XM），主打边缘计算至数据中心的高性能低功耗AI处理；
➁ 新一代核心提供独立AI推理与加速器控制单元两种应用模式，在MLPerf Tiny基准测试中性能超Arm Cortex-M85达230%；
➂ 关键创新包括硬件指数运算加速、内存延迟容忍架构及完整的AI软件生态，支持TensorFlow/PyTorch无缝部署。
SiFive Launches Second-Generation Intelligence Family of RISC-V Cores
SiFive发布第二代RISC-V智能核心系列产品➀ SiFive推出第二代RISC-V智能核心系列（X100/X200/X300/XM），主打边缘计算至数据中心的高性能低功耗AI处理；
➁ 新一代核心提供独立AI推理与加速器控制单元两种应用模式，在MLPerf Tiny基准测试中性能超Arm Cortex-M85达230%；
➂ 关键创新包括硬件指数运算加速、内存延迟容忍架构及完整的AI软件生态，支持TensorFlow/PyTorch无缝部署。
9月16日
MediaTek Develops Chip Utilizing TSMC’s 2nm Process, Achieving Milestones in Performance and Power Efficiency
联发科技采用台积电2nm制程开发芯片，达成性能与能效里程碑➀ 联发科宣布采用台积电2nm纳米片晶体管技术开发首款旗舰芯片，计划2026年末量产；
➁ 相较3nm工艺，2nm技术在同等功耗下性能提升18%，相同速度下功耗降低36%，逻辑密度增加1.2倍；
➂ 此次技术突破将增强联发科在AI终端、智能汽车和数据中心等领域的领先地位，推动全球智能化发展
MediaTek Develops Chip Utilizing TSMC’s 2nm Process, Achieving Milestones in Performance and Power Efficiency
联发科技采用台积电2nm制程开发芯片，达成性能与能效里程碑➀ 联发科宣布采用台积电2nm纳米片晶体管技术开发首款旗舰芯片，计划2026年末量产；
➁ 相较3nm工艺，2nm技术在同等功耗下性能提升18%，相同速度下功耗降低36%，逻辑密度增加1.2倍；
➂ 此次技术突破将增强联发科在AI终端、智能汽车和数据中心等领域的领先地位，推动全球智能化发展
Something New in Analog Test Automation
模拟测试自动化领域的新进展➀ 西门子推出全新EDA工具Tessent AnalogTest，通过数字扫描测试方法及IEEE P2427/P1687.2标准，实现SoC中模拟电路的自动化测试。
➁ 该方案将模拟缺陷仿真时间从天级缩短至分钟级，结合IJTAG测试接口，在保持与传统方法相同缺陷覆盖率的同时，测试速度提升10-100倍。
➂ 通过支持ISO 26262功能安全指标和标准化缺陷模型，该技术尤其适用于需要高可靠性验证的汽车电子领域。
9月15日
Advancing Semiconductor Design: Intel’s Foveros 2.5D Packaging Technology
推动半导体设计变革：英特尔Foveros 2.5D封装技术➀ 英特尔Foveros 2.5D采用36微米微凸点间距的3D芯片堆叠技术，实现高密度小芯片集成；
➁ 相较传统封装延迟降低50%，支持UCIe标准实现跨厂商互操作；
➂ Foveros-S/R/B等衍生技术为从高性能计算到成本敏感型IoT提供定制化解决方案
Something New in Analog Test Automation
模拟测试自动化领域的新进展➀ 西门子推出全新EDA工具Tessent AnalogTest，通过数字扫描测试方法及IEEE P2427/P1687.2标准，实现SoC中模拟电路的自动化测试。
➁ 该方案将模拟缺陷仿真时间从天级缩短至分钟级，结合IJTAG测试接口，在保持与传统方法相同缺陷覆盖率的同时，测试速度提升10-100倍。
➂ 通过支持ISO 26262功能安全指标和标准化缺陷模型，该技术尤其适用于需要高可靠性验证的汽车电子领域。
Advancing Semiconductor Design: Intel’s Foveros 2.5D Packaging Technology
推动半导体设计变革：英特尔Foveros 2.5D封装技术➀ 英特尔Foveros 2.5D采用36微米微凸点间距的3D芯片堆叠技术，实现高密度小芯片集成；
➁ 相较传统封装延迟降低50%，支持UCIe标准实现跨厂商互操作；
➂ Foveros-S/R/B等衍生技术为从高性能计算到成本敏感型IoT提供定制化解决方案
9月12日
Synopsys Announces Expanding AI Capabilities and EDA AI Leadership
新思科技宣布扩展AI功能并巩固EDA领域AI领导地位➀ 新思科技推出Synopsys.ai Copilot，通过生成式AI解决半导体设计复杂度与人才缺口，文档检索效率提升30%，脚本生成速度加快20倍；
➁ 并购Ansys及与微软/NVIDIA合作强化多物理场仿真与云端算力，支持3D IC和SoC设计；
➂ 英特尔、AMD等早期用户验证35%效率提升，未来将推出3DSO.ai实现自主设计流程优化。
Synopsys Announces Expanding AI Capabilities and EDA AI Leadership
新思科技宣布扩展AI功能并巩固EDA领域AI领导地位➀ 新思科技推出Synopsys.ai Copilot，通过生成式AI解决半导体设计复杂度与人才缺口，文档检索效率提升30%，脚本生成速度加快20倍；
➁ 并购Ansys及与微软/NVIDIA合作强化多物理场仿真与云端算力，支持3D IC和SoC设计；
➂ 英特尔、AMD等早期用户验证35%效率提升，未来将推出3DSO.ai实现自主设计流程优化。
Webinar Preview – Addressing Functional ECOs for Mixed-Signal ASICs
网络研讨会前瞻：混合信号ASIC功能工程变更单的应对策略➀ 工程变更单（ECO）可解决混合信号ASIC布局后的设计修改问题，需应对模拟-数字电路交互的独特挑战；
➁ 网络研讨会剖析ECO三大驱动因素，并展示Easylogic自动化解决方案如何缩短周期、优化版图；
➂ 通过RTL级电路追踪和全流程整合案例，解析数百次流片成功的验证经验。
9月11日
The Rise, Fall, and Rebirth of In-Circuit Emulation (Part 1 of 2)
电路内仿真的兴起、衰落与重生（上）➀ 电路内仿真（ICE）通过基于FPGA的硬件平台，使设计验证速度提升千倍，突破了传统HDL仿真的效率瓶颈；
➁ 早期ICE因速度适配器僵硬和调试不可重复等问题逐渐被淘汰，2000年代转向虚拟事务级验证，实现了软硬件协同验证与高可扩展性；
➂ 第三代速度适配器整合物理层接口、100Gbps通信带宽与多用户支持，为复杂SoC提供了功能验证到系统级验证的全流程解决方案。
Webinar Preview – Addressing Functional ECOs for Mixed-Signal ASICs
网络研讨会前瞻：混合信号ASIC功能工程变更单的应对策略➀ 工程变更单（ECO）可解决混合信号ASIC布局后的设计修改问题，需应对模拟-数字电路交互的独特挑战；
➁ 网络研讨会剖析ECO三大驱动因素，并展示Easylogic自动化解决方案如何缩短周期、优化版图；
➂ 通过RTL级电路追踪和全流程整合案例，解析数百次流片成功的验证经验。
The Rise, Fall, and Rebirth of In-Circuit Emulation (Part 1 of 2)
电路内仿真的兴起、衰落与重生（上）➀ 电路内仿真（ICE）通过基于FPGA的硬件平台，使设计验证速度提升千倍，突破了传统HDL仿真的效率瓶颈；
➁ 早期ICE因速度适配器僵硬和调试不可重复等问题逐渐被淘汰，2000年代转向虚拟事务级验证，实现了软硬件协同验证与高可扩展性；
➂ 第三代速度适配器整合物理层接口、100Gbps通信带宽与多用户支持，为复杂SoC提供了功能验证到系统级验证的全流程解决方案。
Tessent MemoryBIST Expands to Include NVRAM
Tessent MemoryBIST扩展支持嵌入式非易失性RAM（NVRAM）➀ 西门子Tessent MemoryBIST平台新增对嵌入式非易失性RAM的支持，通过可配置控制器实现高速测试；
➁ 其层次化架构支持从核心级到系统级的自测试与自修复，适配MRAM等新型存储技术；
➂ 针对3D堆叠封装提供完整测试方案，同时结合IJTAG网络实现全生命周期管理。
9月10日
The Importance of Productizing AI. Everyday Examples
AI产品化的重要性：日常应用实例➀ 作者通过图像生成异常和车载语音控制问题，揭示当前AI产品化存在的核心挑战；
➁ DALL-E 3等工具产生不合逻辑的『幻觉图像』，Siri语音交互存在模糊边界，严重影响用户体验与安全性；
➂ 建议通过增加验证机制、明确能力边界提示和用户教育来解决预期落差，促进AI技术落地。
Tessent MemoryBIST Expands to Include NVRAM
Tessent MemoryBIST扩展支持嵌入式非易失性RAM（NVRAM）➀ 西门子Tessent MemoryBIST平台新增对嵌入式非易失性RAM的支持，通过可配置控制器实现高速测试；
➁ 其层次化架构支持从核心级到系统级的自测试与自修复，适配MRAM等新型存储技术；
➂ 针对3D堆叠封装提供完整测试方案，同时结合IJTAG网络实现全生命周期管理。
The Importance of Productizing AI. Everyday Examples
AI产品化的重要性：日常应用实例➀ 作者通过图像生成异常和车载语音控制问题，揭示当前AI产品化存在的核心挑战；
➁ DALL-E 3等工具产生不合逻辑的『幻觉图像』，Siri语音交互存在模糊边界，严重影响用户体验与安全性；
➂ 建议通过增加验证机制、明确能力边界提示和用户教育来解决预期落差，促进AI技术落地。
Rapidus, IBM, and the Billion-Dollar Silicon Sovereignty Bet
Rapidus、IBM与千亿美元硅主权赌注➀ 日本政府与IBM支持的Rapidus计划在2027年前实现2纳米芯片量产，试图打破台积电在高端半导体制造领域的垄断地位；
➁ 公司通过向IP供应商支付预付款的非传统商业策略规避生态短板，但高昂的前期投入引发对模式可持续性的质疑；
➂ 尽管在IBM技术支持下取得晶体管性能突破，但人才储备、产业集群效应等台积电关键优势的复刻仍是最大挑战。
9月9日
Exploring Cycuity’s Radix-ST: Revolutionizing Semiconductor Security
探寻Cycuity的Radix-ST：革命性半导体安全解决方案➀ Cycuity的Radix-ST通过静态分析技术，在芯片设计早期（RTL阶段）检测安全隐患，降低后期改造成本；
➁ 工具整合MITRE CWE漏洞数据库，提供可操作的安全建议，并与动态验证形成互补；
➂ 面向汽车、国防等关键领域，以『设计即安全』理念应对日益严峻的硬件网络攻击威胁。
Rapidus, IBM, and the Billion-Dollar Silicon Sovereignty Bet
Rapidus、IBM与千亿美元硅主权赌注➀ 日本政府与IBM支持的Rapidus计划在2027年前实现2纳米芯片量产，试图打破台积电在高端半导体制造领域的垄断地位；
➁ 公司通过向IP供应商支付预付款的非传统商业策略规避生态短板，但高昂的前期投入引发对模式可持续性的质疑；
➂ 尽管在IBM技术支持下取得晶体管性能突破，但人才储备、产业集群效应等台积电关键优势的复刻仍是最大挑战。
Exploring Cycuity’s Radix-ST: Revolutionizing Semiconductor Security
探寻Cycuity的Radix-ST：革命性半导体安全解决方案➀ Cycuity的Radix-ST通过静态分析技术，在芯片设计早期（RTL阶段）检测安全隐患，降低后期改造成本；
➁ 工具整合MITRE CWE漏洞数据库，提供可操作的安全建议，并与动态验证形成互补；
➂ 面向汽车、国防等关键领域，以『设计即安全』理念应对日益严峻的硬件网络攻击威胁。
Smart Verification for Complex UCIe Multi-Die Architectures
面向复杂UCIe多芯片架构的智能验证➀ 基于UCIe协议的多芯片架构面临互连通信验证、协议版本迭代及性能监控等挑战；
➁ 西门子EDA的Questa One Avery™验证IP提供分层验证框架，支持AI驱动的覆盖率分析与自动化测试环境配置；
➂ 该方案包含兼容性测试套件、实时调试工具，可扩展至硬件原型验证，推动多芯片系统标准化发展。
9月8日
PDF Solutions Adds Security and Scalability to Manufacturing and Test
PDF Solutions为半导体制造与测试注入安全性与可扩展性➀ 半导体制造面临3D IC复杂性和全球化供应链的挑战，PDF Solutions通过数据平台提供解决方案；
➁ Exensio分析平台与DEX数据交换网络实现实时数据采集与AI驱动测试优化，提升良率并降低成本；
➂ 数据前馈（DFF）技术利用上游数据动态优化下游测试策略，推动半导体制造迈入AI驱动时代。
Smart Verification for Complex UCIe Multi-Die Architectures
面向复杂UCIe多芯片架构的智能验证➀ 基于UCIe协议的多芯片架构面临互连通信验证、协议版本迭代及性能监控等挑战；
➁ 西门子EDA的Questa One Avery™验证IP提供分层验证框架，支持AI驱动的覆盖率分析与自动化测试环境配置；
➂ 该方案包含兼容性测试套件、实时调试工具，可扩展至硬件原型验证，推动多芯片系统标准化发展。
PDF Solutions Adds Security and Scalability to Manufacturing and Test
PDF Solutions为半导体制造与测试注入安全性与可扩展性➀ 半导体制造面临3D IC复杂性和全球化供应链的挑战，PDF Solutions通过数据平台提供解决方案；
➁ Exensio分析平台与DEX数据交换网络实现实时数据采集与AI驱动测试优化，提升良率并降低成本；
➂ 数据前馈（DFF）技术利用上游数据动态优化下游测试策略，推动半导体制造迈入AI驱动时代。
Revolutionizing Processor Design: Intel’s Software Defined Super Cores
革命性的处理器设计：英特尔的软件定义超级核心➀ 英特尔通过软硬件协同设计专利「软件定义超级核心」（SDC），在不增加物理核心数量的前提下提升单线程性能；
➁ 借助「虫洞地址」实现指令段跨核心并行执行，保持程序顺序性同时突破传统频率提升的能效瓶颈；
➂ 该技术能效提升20-30%，并可动态切换单线程/多线程模式，降低对先进制程工艺的依赖。
9月7日
TSMC’s 2024 Sustainability Report: Pioneering a Greener Semiconductor Future
台积电2024年永续报告书：开创更绿色半导体未来➀ 台积电发布《2024年永续报告书》，承诺2050年实现净零排放，2024年节电1,042亿度（相当于减排4,400万吨二氧化碳）；
➁ 环保举措包含2030年可再生能源使用率达60%、水管理计划及针对供应链第三类碳排放的减碳补贴方案；
➂ 社会贡献方面推动职场平等（女性员工占40%）、累计投入24.41亿新台币社会公益，并创下2.95万亿营收（69%来自7纳米以下先进制程）。
Revolutionizing Processor Design: Intel’s Software Defined Super Cores
革命性的处理器设计：英特尔的软件定义超级核心➀ 英特尔通过软硬件协同设计专利「软件定义超级核心」（SDC），在不增加物理核心数量的前提下提升单线程性能；
➁ 借助「虫洞地址」实现指令段跨核心并行执行，保持程序顺序性同时突破传统频率提升的能效瓶颈；
➂ 该技术能效提升20-30%，并可动态切换单线程/多线程模式，降低对先进制程工艺的依赖。
Intel’s Commitment to Corporate Responsibility: Driving Innovation and Sustainability
英特尔的企業責任承諾：推動創新與可持續發展➀ 英特爾發布2024-25年度企業責任報告，新任CEO Lip-Bu Tan提出全新戰略規劃，整合透明度、道德規範與人權保障，並與聯合國永續發展目標對接。
➁ 環境永續方面取得突破：全球98%電力來自再生能源，碳排放量較2019年降低24%，2040年實現淨零排放目標；通過水資源管理及循環經濟節約105億加侖用水。
➂ 技術應用聚焦社會效益：AI技能培訓覆蓋29國800萬人，資助42國465個創新項目，客戶端產品能效提升4倍，建立AI倫理治理框架以降低算法偏見風險。