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9月25日
Semiconductor Equipment Spending Healthy
全球半导体设备支出保持稳健增长➀ 2025年第二季度全球半导体设备支出达330.7亿美元，同比增长23%，中国大陆以113.6亿美元居首（占比34%），但同比下滑7%；台湾地区支出增长125%至87.7亿美元，台积电成为主要推手。
➁ 北美市场因英特尔、美光、三星晶圆厂项目延期（如英特尔俄亥俄厂延至2031年）导致支出环比骤降41%，特朗普政府调整《芯片法案》投资策略引发争议。
➂ 2025年半导体资本支出预计达1600亿美元（增3%），2026年增速存分歧；美国8.9亿美元入股英特尔及股权化补贴模式恐影响《芯片法案》原定目标。
TSMC’s Push for Energy-Efficient AI: Innovations in Logic and Packaging
台积电推动高效能AI发展：逻辑与封装技术创新➀ 台积电通过逻辑制程（N2、A16节点）和3D封装（3D Fabric、SoIC）技术创新应对AI算力需求，从N7到A14实现4.2倍能效提升；
➁ 背面供电技术（A16）、存内计算（4.5倍能效增益）与AI设计工具（Synopsys DSO.AI）显著优化功耗与性能平衡；
➂ 3D封装技术（CoWoS、HBM4）及产业链合作带来6.7倍能效突破，为可持续AI发展提供底层支撑。
Yuning Liang’s Painstaking Push to Make the RISC-V PC a Reality
梁宇宁不懈努力推动RISC-V PC成为现实➀ DeepComputing创始人梁宇宁开发出模块化RISC-V笔记本架构，用户可自主更换主板与组件，其职业生涯从软件（诺基亚、华为）转向硬件创业，并与Framework公司合作推动开放设计。
➁ 经历疫情封锁催化的技术自主需求，RISC-V从研究项目上升为国家战略级架构；早期产品Roma笔记本虽亏损但验证了市场对可触达RISC-V硬件的需求。
➂ 主要挑战在于软件生态（如Chromium浏览器缺乏原生支持）和规模化问题，通过RISE联盟和开源社区推动持续集成，加速RISC-V在AI芯片和桌面端的落地。
9月24日
Semiconductor Equipment Spending Healthy
全球半导体设备支出保持稳健增长➀ 2025年第二季度全球半导体设备支出达330.7亿美元，同比增长23%，中国大陆以113.6亿美元居首（占比34%），但同比下滑7%；台湾地区支出增长125%至87.7亿美元，台积电成为主要推手。
➁ 北美市场因英特尔、美光、三星晶圆厂项目延期（如英特尔俄亥俄厂延至2031年）导致支出环比骤降41%，特朗普政府调整《芯片法案》投资策略引发争议。
➂ 2025年半导体资本支出预计达1600亿美元（增3%），2026年增速存分歧；美国8.9亿美元入股英特尔及股权化补贴模式恐影响《芯片法案》原定目标。
Arm Lumex Pushes Further into Standalone GenAI on Mobile
Arm Lumex进一步推动移动端独立生成式AI发展➀ Arm推出Lumex平台，专注于通过CPU集群在移动端实现独立生成式AI，无需依赖GPU/NPU；
➁ 本地化AI解决云端方案痛点（延迟、安全性、隐私），支持实时交互与个性化学习；
➂ Lumex采用新一代SME2技术，性能提升达5倍，并通过统一CPU生态降低开发门槛
Yuning Liang’s Painstaking Push to Make the RISC-V PC a Reality
梁宇宁不懈努力推动RISC-V PC成为现实➀ DeepComputing创始人梁宇宁开发出模块化RISC-V笔记本架构，用户可自主更换主板与组件，其职业生涯从软件（诺基亚、华为）转向硬件创业，并与Framework公司合作推动开放设计。
➁ 经历疫情封锁催化的技术自主需求，RISC-V从研究项目上升为国家战略级架构；早期产品Roma笔记本虽亏损但验证了市场对可触达RISC-V硬件的需求。
➂ 主要挑战在于软件生态（如Chromium浏览器缺乏原生支持）和规模化问题，通过RISE联盟和开源社区推动持续集成，加速RISC-V在AI芯片和桌面端的落地。
Arm Lumex Pushes Further into Standalone GenAI on Mobile
Arm Lumex进一步推动移动端独立生成式AI发展➀ Arm推出Lumex平台，专注于通过CPU集群在移动端实现独立生成式AI，无需依赖GPU/NPU；
➁ 本地化AI解决云端方案痛点（延迟、安全性、隐私），支持实时交互与个性化学习；
➂ Lumex采用新一代SME2技术，性能提升达5倍，并通过统一CPU生态降低开发门槛
Soitec’s “Engineering the Future” Event at Semicon West 2025
Soitec于Semicon West 2025举办“智造未来”主题论坛➀ Soitec将于2025年10月8日在Semicon West期间举办“智造未来”论坛，聚焦其工程基板材料如何应对5G/6G、人工智能和数据中心的技术挑战；
➁ 活动议程涵盖高管主题演讲、射频技术（智能手机）、光互连（数据中心）及边缘AI设备的深度探讨，高通、IBM等合作伙伴将分享案例；
➂ Soitec强调其绝缘体上硅（SOI）等基板技术对高性能、低功耗芯片的支撑作用，2024财年营收超12亿欧元的成果凸显行业领先地位。
9月23日
The Impact of AI on Semiconductor Startups
人工智能对半导体初创企业的影响与变革➀ 人工智能通过云端EDA工具和自动化验证流程将芯片设计时间缩短40%，赋能初创企业与行业巨头竞争；
➁ 半导体行业面临2030年百万人才缺口的挑战，而云基础设施通过提供平等获取尖端设计资源成为创新民主化推手；
➂ 尽管AI带来变革，人类在架构创新中的核心地位不可替代，未来或实现将芯片开发周期压缩至数月的「芯片即服务」模式。
Soitec’s “Engineering the Future” Event at Semicon West 2025
Soitec于Semicon West 2025举办“智造未来”主题论坛➀ Soitec将于2025年10月8日在Semicon West期间举办“智造未来”论坛，聚焦其工程基板材料如何应对5G/6G、人工智能和数据中心的技术挑战；
➁ 活动议程涵盖高管主题演讲、射频技术（智能手机）、光互连（数据中心）及边缘AI设备的深度探讨，高通、IBM等合作伙伴将分享案例；
➂ Soitec强调其绝缘体上硅（SOI）等基板技术对高性能、低功耗芯片的支撑作用，2024财年营收超12亿欧元的成果凸显行业领先地位。
The Impact of AI on Semiconductor Startups
人工智能对半导体初创企业的影响与变革➀ 人工智能通过云端EDA工具和自动化验证流程将芯片设计时间缩短40%，赋能初创企业与行业巨头竞争；
➁ 半导体行业面临2030年百万人才缺口的挑战，而云基础设施通过提供平等获取尖端设计资源成为创新民主化推手；
➂ 尽管AI带来变革，人类在架构创新中的核心地位不可替代，未来或实现将芯片开发周期压缩至数月的「芯片即服务」模式。
9月22日
MediaTek Dimensity 9500 Unleashes Best-in-Class Performance, AI Experiences, and Power Efficiency for the Next Generation of Mobile Devices
联发科天玑9500：为新一代移动设备带来顶级性能、AI体验与能效表现➀ 天玑9500采用台积电N3P工艺和第三代全大核CPU架构，4.21GHz超大核设计实现单核性能提升32%、多核性能提升17%，峰值功耗降低55%，能效表现突破；
➁ 第九代AI处理器NPU 990内置生成式AI引擎2.0，支持1.58位大模型运算和4K超高清图像生成，AI能效提升56%，实现实时个性化AI体验；
➂ 游戏性能大幅升级：Arm G1-Ultra GPU峰值性能提升33%，支持120帧插帧与虚幻引擎5.6光线追踪，Imagiq 1190 ISP实现2亿像素拍摄和4K 60帧人像视频。
MediaTek Dimensity 9500 Unleashes Best-in-Class Performance, AI Experiences, and Power Efficiency for the Next Generation of Mobile Devices
联发科天玑9500：为新一代移动设备带来顶级性能、AI体验与能效表现➀ 天玑9500采用台积电N3P工艺和第三代全大核CPU架构，4.21GHz超大核设计实现单核性能提升32%、多核性能提升17%，峰值功耗降低55%，能效表现突破；
➁ 第九代AI处理器NPU 990内置生成式AI引擎2.0，支持1.58位大模型运算和4K超高清图像生成，AI能效提升56%，实现实时个性化AI体验；
➂ 游戏性能大幅升级：Arm G1-Ultra GPU峰值性能提升33%，支持120帧插帧与虚幻引擎5.6光线追踪，Imagiq 1190 ISP实现2亿像素拍摄和4K 60帧人像视频。
CEO Interview with Barun Kar of Upscale AI
Upscale AI首席执行官Barun Kar访谈➀ Upscale AI首席执行官Barun Kar阐述公司致力于开发基于开放标准的全栈式AI网络基础设施解决方案，以应对超低延迟和可扩展性挑战；
➁ 通过采用UALink、SONiC等开源技术，Upscale AI以开放性和互操作性颠覆传统封闭专有系统；
➂ 公司近期完成1亿美元种子轮融资，计划为超大规模云服务商和新兴AI云平台提供更具弹性的基础设施。
9月21日
CEO Interview with Barun Kar of Upscale AI
Upscale AI首席执行官Barun Kar访谈➀ Upscale AI首席执行官Barun Kar阐述公司致力于开发基于开放标准的全栈式AI网络基础设施解决方案，以应对超低延迟和可扩展性挑战；
➁ 通过采用UALink、SONiC等开源技术，Upscale AI以开放性和互操作性颠覆传统封闭专有系统；
➂ 公司近期完成1亿美元种子轮融资，计划为超大规模云服务商和新兴AI云平台提供更具弹性的基础设施。
9月19日
CEO Interview with Adam Khan of Diamond Quanta
Diamond Quanta CEO Adam Khan访谈录：将金刚石半导体技术商业化➀ Diamond Quanta通过专有掺杂和退火技术，成功开发出n型和p型金刚石半导体，性能超越碳化硅（SiC）和氮化镓（GaN）；
➁ 其技术平台专注于高温、高电压环境下的功率电子、量子光子和极端环境传感器，可减少50%的冷却组件需求，节省70%物料成本；
➂ 通过与业界头部企业及硅谷加速器Silicon Catalyst合作，公司正加速从原型到量产的进程，推动金刚石在下一代电子、光学和量子技术中的大规模应用。
CEO Interview with Adam Khan of Diamond Quanta
Diamond Quanta CEO Adam Khan访谈录：将金刚石半导体技术商业化➀ Diamond Quanta通过专有掺杂和退火技术，成功开发出n型和p型金刚石半导体，性能超越碳化硅（SiC）和氮化镓（GaN）；
➁ 其技术平台专注于高温、高电压环境下的功率电子、量子光子和极端环境传感器，可减少50%的冷却组件需求，节省70%物料成本；
➂ 通过与业界头部企业及硅谷加速器Silicon Catalyst合作，公司正加速从原型到量产的进程，推动金刚石在下一代电子、光学和量子技术中的大规模应用。
9月18日
SiFive Launches Second-Generation Intelligence Family of RISC-V Cores
SiFive发布第二代RISC-V智能核心系列产品➀ SiFive推出第二代RISC-V智能核心系列（X100/X200/X300/XM），主打边缘计算至数据中心的高性能低功耗AI处理；
➁ 新一代核心提供独立AI推理与加速器控制单元两种应用模式，在MLPerf Tiny基准测试中性能超Arm Cortex-M85达230%；
➂ 关键创新包括硬件指数运算加速、内存延迟容忍架构及完整的AI软件生态，支持TensorFlow/PyTorch无缝部署。
SiFive Launches Second-Generation Intelligence Family of RISC-V Cores
SiFive发布第二代RISC-V智能核心系列产品➀ SiFive推出第二代RISC-V智能核心系列（X100/X200/X300/XM），主打边缘计算至数据中心的高性能低功耗AI处理；
➁ 新一代核心提供独立AI推理与加速器控制单元两种应用模式，在MLPerf Tiny基准测试中性能超Arm Cortex-M85达230%；
➂ 关键创新包括硬件指数运算加速、内存延迟容忍架构及完整的AI软件生态，支持TensorFlow/PyTorch无缝部署。
9月16日
MediaTek Develops Chip Utilizing TSMC’s 2nm Process, Achieving Milestones in Performance and Power Efficiency
联发科技采用台积电2nm制程开发芯片，达成性能与能效里程碑➀ 联发科宣布采用台积电2nm纳米片晶体管技术开发首款旗舰芯片，计划2026年末量产；
➁ 相较3nm工艺，2nm技术在同等功耗下性能提升18%，相同速度下功耗降低36%，逻辑密度增加1.2倍；
➂ 此次技术突破将增强联发科在AI终端、智能汽车和数据中心等领域的领先地位，推动全球智能化发展
MediaTek Develops Chip Utilizing TSMC’s 2nm Process, Achieving Milestones in Performance and Power Efficiency
联发科技采用台积电2nm制程开发芯片，达成性能与能效里程碑➀ 联发科宣布采用台积电2nm纳米片晶体管技术开发首款旗舰芯片，计划2026年末量产；
➁ 相较3nm工艺，2nm技术在同等功耗下性能提升18%，相同速度下功耗降低36%，逻辑密度增加1.2倍；
➂ 此次技术突破将增强联发科在AI终端、智能汽车和数据中心等领域的领先地位，推动全球智能化发展
Something New in Analog Test Automation
模拟测试自动化领域的新进展➀ 西门子推出全新EDA工具Tessent AnalogTest，通过数字扫描测试方法及IEEE P2427/P1687.2标准，实现SoC中模拟电路的自动化测试。
➁ 该方案将模拟缺陷仿真时间从天级缩短至分钟级，结合IJTAG测试接口，在保持与传统方法相同缺陷覆盖率的同时，测试速度提升10-100倍。
➂ 通过支持ISO 26262功能安全指标和标准化缺陷模型，该技术尤其适用于需要高可靠性验证的汽车电子领域。
9月15日
Advancing Semiconductor Design: Intel’s Foveros 2.5D Packaging Technology
推动半导体设计变革：英特尔Foveros 2.5D封装技术➀ 英特尔Foveros 2.5D采用36微米微凸点间距的3D芯片堆叠技术，实现高密度小芯片集成；
➁ 相较传统封装延迟降低50%，支持UCIe标准实现跨厂商互操作；
➂ Foveros-S/R/B等衍生技术为从高性能计算到成本敏感型IoT提供定制化解决方案
Something New in Analog Test Automation
模拟测试自动化领域的新进展➀ 西门子推出全新EDA工具Tessent AnalogTest，通过数字扫描测试方法及IEEE P2427/P1687.2标准，实现SoC中模拟电路的自动化测试。
➁ 该方案将模拟缺陷仿真时间从天级缩短至分钟级，结合IJTAG测试接口，在保持与传统方法相同缺陷覆盖率的同时，测试速度提升10-100倍。
➂ 通过支持ISO 26262功能安全指标和标准化缺陷模型，该技术尤其适用于需要高可靠性验证的汽车电子领域。
Advancing Semiconductor Design: Intel’s Foveros 2.5D Packaging Technology
推动半导体设计变革：英特尔Foveros 2.5D封装技术➀ 英特尔Foveros 2.5D采用36微米微凸点间距的3D芯片堆叠技术，实现高密度小芯片集成；
➁ 相较传统封装延迟降低50%，支持UCIe标准实现跨厂商互操作；
➂ Foveros-S/R/B等衍生技术为从高性能计算到成本敏感型IoT提供定制化解决方案
9月12日
Synopsys Announces Expanding AI Capabilities and EDA AI Leadership
新思科技宣布扩展AI功能并巩固EDA领域AI领导地位➀ 新思科技推出Synopsys.ai Copilot，通过生成式AI解决半导体设计复杂度与人才缺口，文档检索效率提升30%，脚本生成速度加快20倍；
➁ 并购Ansys及与微软/NVIDIA合作强化多物理场仿真与云端算力，支持3D IC和SoC设计；
➂ 英特尔、AMD等早期用户验证35%效率提升，未来将推出3DSO.ai实现自主设计流程优化。
Synopsys Announces Expanding AI Capabilities and EDA AI Leadership
新思科技宣布扩展AI功能并巩固EDA领域AI领导地位➀ 新思科技推出Synopsys.ai Copilot，通过生成式AI解决半导体设计复杂度与人才缺口，文档检索效率提升30%，脚本生成速度加快20倍；
➁ 并购Ansys及与微软/NVIDIA合作强化多物理场仿真与云端算力，支持3D IC和SoC设计；
➂ 英特尔、AMD等早期用户验证35%效率提升，未来将推出3DSO.ai实现自主设计流程优化。
Webinar Preview – Addressing Functional ECOs for Mixed-Signal ASICs
网络研讨会前瞻：混合信号ASIC功能工程变更单的应对策略➀ 工程变更单（ECO）可解决混合信号ASIC布局后的设计修改问题，需应对模拟-数字电路交互的独特挑战；
➁ 网络研讨会剖析ECO三大驱动因素，并展示Easylogic自动化解决方案如何缩短周期、优化版图；
➂ 通过RTL级电路追踪和全流程整合案例，解析数百次流片成功的验证经验。
9月11日
The Rise, Fall, and Rebirth of In-Circuit Emulation (Part 1 of 2)
电路内仿真的兴起、衰落与重生（上）➀ 电路内仿真（ICE）通过基于FPGA的硬件平台，使设计验证速度提升千倍，突破了传统HDL仿真的效率瓶颈；
➁ 早期ICE因速度适配器僵硬和调试不可重复等问题逐渐被淘汰，2000年代转向虚拟事务级验证，实现了软硬件协同验证与高可扩展性；
➂ 第三代速度适配器整合物理层接口、100Gbps通信带宽与多用户支持，为复杂SoC提供了功能验证到系统级验证的全流程解决方案。
Webinar Preview – Addressing Functional ECOs for Mixed-Signal ASICs
网络研讨会前瞻：混合信号ASIC功能工程变更单的应对策略➀ 工程变更单（ECO）可解决混合信号ASIC布局后的设计修改问题，需应对模拟-数字电路交互的独特挑战；
➁ 网络研讨会剖析ECO三大驱动因素，并展示Easylogic自动化解决方案如何缩短周期、优化版图；
➂ 通过RTL级电路追踪和全流程整合案例，解析数百次流片成功的验证经验。