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10月8日
From Prompts to Prompt Engineering to Knowing Ourselves
从提示词到提示工程，再到自我认知的探索之旅➀ 文章探讨非AI专家在提示工程（Prompt Engineering）中的挑战，揭示他们倾向于使用临时性方法，并容易从有限尝试中过度推断结果；
➁ 研究发现，参与者常忽视AI与人类沟通的差异，偏好直接指令而非数据驱动的示例；
➂ 人机交互与人人交互的差异凸显了优化AI可用性需重新设计交互策略。
From Prompts to Prompt Engineering to Knowing Ourselves
从提示词到提示工程，再到自我认知的探索之旅➀ 文章探讨非AI专家在提示工程（Prompt Engineering）中的挑战，揭示他们倾向于使用临时性方法，并容易从有限尝试中过度推断结果；
➁ 研究发现，参与者常忽视AI与人类沟通的差异，偏好直接指令而非数据驱动的示例；
➂ 人机交互与人人交互的差异凸显了优化AI可用性需重新设计交互策略。
GaN Device Design and Optimization with TCAD
基于TCAD的氮化镓器件设计与优化➀ Silvaco技术研讨会深入探讨了采用TCAD工具设计氮化镓高电子迁移率晶体管（HEMT），通过模拟极化效应优化器件性能参数；
➁ Victory工具套件支持工艺仿真、机器学习驱动的参数分析，并生成垂直/横向结构GaN器件的SPICE模型；
➂ 该技术已应用于电力电子领域，通过数字孪生方法获得意法半导体和弗劳恩霍夫ISIT的实证案例。
10月7日
How the Father of FinFETs Helped Save Moore’s Law
FinFET之父如何助力延续摩尔定律➀ 21世纪初，平面晶体管在90nm以下制程面临漏电严重和能效下降问题，摩尔定律濒临失效；
➁ 胡正明教授发明三维鳍式场效晶体管（FinFET），通过三面包裹栅极设计将漏电降低4个数量级，使晶体管进入20nm以下时代；
➂ 英特尔22nm工艺首次商用FinFET，台积电、三星跟进后，7nm制程实现每平方毫米超9000万晶体管，支撑AI芯片和先进计算发展。
A Remote Touchscreen-like Control Experience for TVs and More
适用于电视等的远程触屏式控制体验➀ 智能电视通过Ceva的MotionEngine技术实现无接触交互升级；
➁ Ceva-MotionEngine Hex采用6自由度传感技术，以低延迟和抗手抖功能提升遥控器精度；
➂ LG自2010年采用该技术，验证了其在家庭和商业场景中手势控制的可靠性。
GaN Device Design and Optimization with TCAD
基于TCAD的氮化镓器件设计与优化➀ Silvaco技术研讨会深入探讨了采用TCAD工具设计氮化镓高电子迁移率晶体管（HEMT），通过模拟极化效应优化器件性能参数；
➁ Victory工具套件支持工艺仿真、机器学习驱动的参数分析，并生成垂直/横向结构GaN器件的SPICE模型；
➂ 该技术已应用于电力电子领域，通过数字孪生方法获得意法半导体和弗劳恩霍夫ISIT的实证案例。
How the Father of FinFETs Helped Save Moore’s Law
FinFET之父如何助力延续摩尔定律➀ 21世纪初，平面晶体管在90nm以下制程面临漏电严重和能效下降问题，摩尔定律濒临失效；
➁ 胡正明教授发明三维鳍式场效晶体管（FinFET），通过三面包裹栅极设计将漏电降低4个数量级，使晶体管进入20nm以下时代；
➂ 英特尔22nm工艺首次商用FinFET，台积电、三星跟进后，7nm制程实现每平方毫米超9000万晶体管，支撑AI芯片和先进计算发展。
A Remote Touchscreen-like Control Experience for TVs and More
适用于电视等的远程触屏式控制体验➀ 智能电视通过Ceva的MotionEngine技术实现无接触交互升级；
➁ Ceva-MotionEngine Hex采用6自由度传感技术，以低延迟和抗手抖功能提升遥控器精度；
➂ LG自2010年采用该技术，验证了其在家庭和商业场景中手势控制的可靠性。
Teradyne and TSMC: Pioneering the Future of Semiconductor Testing Through the 2025 OIP Partner of the Year Award
Teradyne与台积电：通过2025年OIP年度合作伙伴奖引领半导体测试未来➀ Teradyne因推动多芯片测试方案及CoWoS先进封装技术，获台积电2025年OIP 3DFabric测试领域年度合作伙伴奖；
➁ 创新性的UCIe互连标准与流式扫描测试技术，使3D IC在晶圆级测试阶段即可实现高带宽缺陷检测，降低AI数据中心芯片质量成本；
➂ 台积电3DFabric Alliance通过整合EDA/IP/测试生态，为A16/N2等先进制程的异构集成设计建立标准化测试框架。
10月6日
Sofics’ ESD Innovations Power AI and Radiation-Hardened Breakthroughs on TSMC Platforms
Sofics的ESD创新技术助力台积电平台实现AI与抗辐射芯片的突破➀ Sofics与台积电合作，提供从250nm到2nm工艺的ESD保护解决方案，推动AI基础设施和极端环境电子产品的创新；
➁ 通过与Celestial AI的合作，Sofics为台积电5nm光子互连技术定制了低寄生电容ESD IP，实现50-100Gbps信号传输，突破AI内存墙瓶颈；
➂ Sofics与Magics Technologies合作15年，开发出抗辐射ESD技术，支持ITER核聚变项目和太空任务，单粒子效应抗性达80MeV·cm²/mg。
Teradyne and TSMC: Pioneering the Future of Semiconductor Testing Through the 2025 OIP Partner of the Year Award
Teradyne与台积电：通过2025年OIP年度合作伙伴奖引领半导体测试未来➀ Teradyne因推动多芯片测试方案及CoWoS先进封装技术，获台积电2025年OIP 3DFabric测试领域年度合作伙伴奖；
➁ 创新性的UCIe互连标准与流式扫描测试技术，使3D IC在晶圆级测试阶段即可实现高带宽缺陷检测，降低AI数据中心芯片质量成本；
➂ 台积电3DFabric Alliance通过整合EDA/IP/测试生态，为A16/N2等先进制程的异构集成设计建立标准化测试框架。
Sofics’ ESD Innovations Power AI and Radiation-Hardened Breakthroughs on TSMC Platforms
Sofics的ESD创新技术助力台积电平台实现AI与抗辐射芯片的突破➀ Sofics与台积电合作，提供从250nm到2nm工艺的ESD保护解决方案，推动AI基础设施和极端环境电子产品的创新；
➁ 通过与Celestial AI的合作，Sofics为台积电5nm光子互连技术定制了低寄生电容ESD IP，实现50-100Gbps信号传输，突破AI内存墙瓶颈；
➂ Sofics与Magics Technologies合作15年，开发出抗辐射ESD技术，支持ITER核聚变项目和太空任务，单粒子效应抗性达80MeV·cm²/mg。
MIN PULSE WIDTH TIMING CHECK The Silent Timing Trap Lurking In Every Sub-5nm Design
最小脉冲宽度时序检查：隐藏在5纳米以下设计中的定时陷阱➀ 在5纳米以下技术节点中，最小脉冲宽度（MPW）检查对防止逻辑错误和电路不稳定至关重要，需通过包含波形退化、串扰和工艺变化的静态时序分析（STA）进行严格验证；
➁ 时钟网络的占空比退化由RC滤波效应、上升/下降延迟不对称及PVT变化引起，需通过精确的时钟树综合和抖动建模在签核阶段解决；
➂ 修复MPW违规的策略包括优化时钟网络结构、调整PLL布局、减少串扰影响，并强调在设计初期阶段进行MPW检查以避免硅片失效风险。
10月5日
CEO Interview with Gary Spittle of Sonical
专访Sonical CEO Gary Spittle：打造可升级的智能耳机3.0与听觉生态系统➀ Sonical推出的CosmOS操作系统将传统耳机升级为智能可扩展设备，支持开发者开发空间音频、健康监测等多样化应用；
➁ 革命性无线音频技术RemoraPro实现超低延迟（低于20ms），打破游戏、实时音乐表演和远程会议的体验壁垒；
➂ 通过构建类似智能手机的开放生态，Sonical计划与半导体巨头和健康科技公司合作，推动耳机成为下一代个人计算终端。
MIN PULSE WIDTH TIMING CHECK The Silent Timing Trap Lurking In Every Sub-5nm Design
最小脉冲宽度时序检查：隐藏在5纳米以下设计中的定时陷阱➀ 在5纳米以下技术节点中，最小脉冲宽度（MPW）检查对防止逻辑错误和电路不稳定至关重要，需通过包含波形退化、串扰和工艺变化的静态时序分析（STA）进行严格验证；
➁ 时钟网络的占空比退化由RC滤波效应、上升/下降延迟不对称及PVT变化引起，需通过精确的时钟树综合和抖动建模在签核阶段解决；
➂ 修复MPW违规的策略包括优化时钟网络结构、调整PLL布局、减少串扰影响，并强调在设计初期阶段进行MPW检查以避免硅片失效风险。
CEO Interview with Gary Spittle of Sonical
专访Sonical CEO Gary Spittle：打造可升级的智能耳机3.0与听觉生态系统➀ Sonical推出的CosmOS操作系统将传统耳机升级为智能可扩展设备，支持开发者开发空间音频、健康监测等多样化应用；
➁ 革命性无线音频技术RemoraPro实现超低延迟（低于20ms），打破游戏、实时音乐表演和远程会议的体验壁垒；
➂ 通过构建类似智能手机的开放生态，Sonical计划与半导体巨头和健康科技公司合作，推动耳机成为下一代个人计算终端。
10月3日
CEO Interview with David Zhi LuoZhang of Bronco AI
专访Bronco AI首席执行官David Zhi LuoZhang：AI如何重塑芯片验证调试➀ Bronco AI开发用于设计验证（DV）调试的AI智能体，通过自动化分析波形、日志、RTL/UVM和设计规范，显著减少工程师手动工作量；
➁ 公司专门针对芯片开发中DV调试的瓶颈问题，通过AI分担资深工程师的高压任务，加快芯片上市周期；
➂ 区别于其他聚焦通用型AI工具的竞争对手，Bronco专注于复杂DV调试场景，利用生成式AI的多层次抽象能力处理大规模设计，并支持本地化部署以保障数据安全。
CEO Interview with David Zhi LuoZhang of Bronco AI
专访Bronco AI首席执行官David Zhi LuoZhang：AI如何重塑芯片验证调试➀ Bronco AI开发用于设计验证（DV）调试的AI智能体，通过自动化分析波形、日志、RTL/UVM和设计规范，显著减少工程师手动工作量；
➁ 公司专门针对芯片开发中DV调试的瓶颈问题，通过AI分担资深工程师的高压任务，加快芯片上市周期；
➂ 区别于其他聚焦通用型AI工具的竞争对手，Bronco专注于复杂DV调试场景，利用生成式AI的多层次抽象能力处理大规模设计，并支持本地化部署以保障数据安全。
Webinar – The Path to Smaller, Denser, and Faster with CPX, Samtec’s Co-Packaged Copper and Optics
网络研讨会 - 采用Samtec的共封装铜与光学技术（CPX）实现更小、更密、更快➀ Samtec提出CPX技术（共封装铜与光学整合），在224 Gbps高速信号下突破铜互连和光互连的单一选择局限，优化数据中心与AI算力需求。
➁ Matt Burns将解析铜互连在短距离（CPC技术扩展至1.5米）的性能优势，以及光互连（CPO）在跨机架扩展中的低功耗方案。
➂ 通过Samtec Si-Fly® HD平台实现95x95mm基板的CPX混合部署，并与Synopsys等企业合作验证其可行性。
10月2日
Thermal Sensing Headache Finally Over for 2nm and Beyond
2纳米及更先进制程的热传感难题终获解决➀ 在2纳米及更先进制程节点下，传统热传感方案（如模拟二极管和环形振荡器）因高电压需求和精度不足无法满足SoC的散热管理需求，可能引发电迁移和热失控等问题。
➁ ProteanTecs开发的本地电压与热传感器（LVTS）采用核心晶体管和低电压设计，测量精度达±1.0°C，并通过5nm/3nm/2nm硅验证，支持实时温度警报和分布式部署。
➂ LVTS对比传统方案具备更小面积、更低功耗和全芯片覆盖能力，尤其适用于GAA晶体管架构和动态电压频率调节（DVFS），为下一代芯片提供高可靠性温度监控解决方案。
Webinar – The Path to Smaller, Denser, and Faster with CPX, Samtec’s Co-Packaged Copper and Optics
网络研讨会 - 采用Samtec的共封装铜与光学技术（CPX）实现更小、更密、更快➀ Samtec提出CPX技术（共封装铜与光学整合），在224 Gbps高速信号下突破铜互连和光互连的单一选择局限，优化数据中心与AI算力需求。
➁ Matt Burns将解析铜互连在短距离（CPC技术扩展至1.5米）的性能优势，以及光互连（CPO）在跨机架扩展中的低功耗方案。
➂ 通过Samtec Si-Fly® HD平台实现95x95mm基板的CPX混合部署，并与Synopsys等企业合作验证其可行性。
Thermal Sensing Headache Finally Over for 2nm and Beyond
2纳米及更先进制程的热传感难题终获解决➀ 在2纳米及更先进制程节点下，传统热传感方案（如模拟二极管和环形振荡器）因高电压需求和精度不足无法满足SoC的散热管理需求，可能引发电迁移和热失控等问题。
➁ ProteanTecs开发的本地电压与热传感器（LVTS）采用核心晶体管和低电压设计，测量精度达±1.0°C，并通过5nm/3nm/2nm硅验证，支持实时温度警报和分布式部署。
➂ LVTS对比传统方案具备更小面积、更低功耗和全芯片覆盖能力，尤其适用于GAA晶体管架构和动态电压频率调节（DVFS），为下一代芯片提供高可靠性温度监控解决方案。
Synopsys and TSMC Unite to Power the Future of AI and Multi-Die Innovation
新思科技与台积电携手推动AI及多芯片创新的未来发展➀ 新思科技与台积电加强合作，基于N2P/A16先进制程和AI驱动EDA工具，开发高性能低功耗的多芯片AI系统；
➁ 3DIC Compiler平台支持台积电SoIC-X 3D堆叠与CoWoS先进封装，已达成多个客户流片案例，设计周期缩短40%；
➂ 整合HBM4/PCIe7.0等IP与光子引擎技术，突破摩尔定律限制，为AI数据中心与自动驾驶提供能效解决方案。
10月1日
Revolutionizing AI Infrastructure: Alchip and Ayar Labs’ Co-Packaged Optics Breakthrough at TSMC OIP 2025
创新AI基础设施：Alchip与Ayar Labs在TSMC OIP 2025上实现共封装光学革命性突破➀ Alchip与Ayar Labs合作推出共封装光学技术（CPO），替代传统铜互连，能耗降低至1/10；
➁ Ayar Labs的TeraPHY光学引擎通过UCIe-A协议实现100-200纳秒超低延迟和超100 Tbps带宽，Alchip的协议转换芯片增强信号完整性；
➂ 该方案提升AI可扩展性，降低30-50%部署成本，通过光电子驱动架构支撑千兆级实时推理。
Synopsys and TSMC Unite to Power the Future of AI and Multi-Die Innovation
新思科技与台积电携手推动AI及多芯片创新的未来发展➀ 新思科技与台积电加强合作，基于N2P/A16先进制程和AI驱动EDA工具，开发高性能低功耗的多芯片AI系统；
➁ 3DIC Compiler平台支持台积电SoIC-X 3D堆叠与CoWoS先进封装，已达成多个客户流片案例，设计周期缩短40%；
➂ 整合HBM4/PCIe7.0等IP与光子引擎技术，突破摩尔定律限制，为AI数据中心与自动驾驶提供能效解决方案。
Revolutionizing AI Infrastructure: Alchip and Ayar Labs’ Co-Packaged Optics Breakthrough at TSMC OIP 2025
创新AI基础设施：Alchip与Ayar Labs在TSMC OIP 2025上实现共封装光学革命性突破➀ Alchip与Ayar Labs合作推出共封装光学技术（CPO），替代传统铜互连，能耗降低至1/10；
➁ Ayar Labs的TeraPHY光学引擎通过UCIe-A协议实现100-200纳秒超低延迟和超100 Tbps带宽，Alchip的协议转换芯片增强信号完整性；
➂ 该方案提升AI可扩展性，降低30-50%部署成本，通过光电子驱动架构支撑千兆级实时推理。
AI Everywhere in the Chip Lifecycle: Synopsys at AI Infra Summit 2025
AI全面渗透芯片生命周期：新思科技在2025年人工智能基础架构峰会展示创新➀ 新思科技在AI基础架构峰会上展示了AI驱动的芯片全流程解决方案，覆盖能效设计、流程加速和验证需求；
➁ 通过AI电子设计自动化（EDA）工具实现高达40%的设计周期缩减，并采用机器学习合成和3D小芯片集成技术优化能耗；
➂ 硬件辅助验证平台（ZeBu、HAPS）满足数据中心芯片万亿次验证需求，获微软、英伟达等客户验证，并通过与Arm/云服务商合作构建生态体系。
9月30日
Neurosymbolic code generation. Innovation in Verification
神经符号代码生成技术：验证领域的创新➀ 研究提出神经符号方法（NSG），通过结合神经网络与符号静态分析改进Java代码自动生成，模型在1.57万个方法库上实现86%的语法正确率和40%的代码相似度；
➁ Cadence专家指出，NSG在训练阶段整合类似编译器的符号表，有效解决LLM生成代码中变量未声明、类型错误等语义问题；
➂ 该方法在EDA工具验证领域具应用潜力，其语法树生成机制比GPT-3等大规模模型更符合硬件描述语言的严格规则。
AI Everywhere in the Chip Lifecycle: Synopsys at AI Infra Summit 2025
AI全面渗透芯片生命周期：新思科技在2025年人工智能基础架构峰会展示创新➀ 新思科技在AI基础架构峰会上展示了AI驱动的芯片全流程解决方案，覆盖能效设计、流程加速和验证需求；
➁ 通过AI电子设计自动化（EDA）工具实现高达40%的设计周期缩减，并采用机器学习合成和3D小芯片集成技术优化能耗；
➂ 硬件辅助验证平台（ZeBu、HAPS）满足数据中心芯片万亿次验证需求，获微软、英伟达等客户验证，并通过与Arm/云服务商合作构建生态体系。
Neurosymbolic code generation. Innovation in Verification
神经符号代码生成技术：验证领域的创新➀ 研究提出神经符号方法（NSG），通过结合神经网络与符号静态分析改进Java代码自动生成，模型在1.57万个方法库上实现86%的语法正确率和40%的代码相似度；
➁ Cadence专家指出，NSG在训练阶段整合类似编译器的符号表，有效解决LLM生成代码中变量未声明、类型错误等语义问题；
➂ 该方法在EDA工具验证领域具应用潜力，其语法树生成机制比GPT-3等大规模模型更符合硬件描述语言的严格规则。