在移动系统级芯片（SoC）开发的激烈竞争中，SRAM（静态随机存取存储器）扮演关键角色，占据芯片面积近40%，直接影响产量和性能。在台积电开放创新平台（OIP）2025上，西门子EDA的Mohamed Atoua和联发科的Deepesh Gujjar联合发表的演讲《使用Additive AI技术加速SRAM设计周期》，针对先进工艺节点如台积电N2P工艺的验证挑战进行了深入探讨。随着移动SoC追求更低的最小工作电压（Vmin）以提升功耗效率，器件变异加剧，需要严格的统计产量验证：位单元（bitcell）需达到6西格玛（6-sigma，相当于99.99966%的合格率，表示极低缺陷率），外围逻辑则需4-4.5西格玛。
传统暴力蒙特卡罗（Monte Carlo）模拟虽准确，但计算密集且耗时，往往导致迭代设计周期延误。验证失败会引发设计修复、工艺设计套件（PDK）修订、模拟器更新或额外PVT（工艺Process、电压Voltage、温度Temperature）角点测试，每次均需完整重新运行模拟。
联发科利用西门子EDA的Solido工具寻求更高效方法，引入Additive Learning技术——一种AI驱动方法，集成于Solido设计环境中。该技术保留并重用先前作业的AI模型和模拟数据，在后续迭代中大幅减少模拟次数，同时不牺牲SPICE级（SPICE是标准电路模拟程序，用于高精度模拟）精度。
Solido工具套件包括经Additive Learning增强的高西格玛验证器（High-Sigma Verifier，HSV）和PVTMC验证器。HSV支持可验证的高西格玛分析，通过数千次模拟实现6西格玛产量验证，比暴力方法快1,000至1,000,000,000倍。PVTMC提供PVT角点及蒙特卡罗的全覆盖验证，比传统方法快2-10倍，擅长异常值检测。传统流程中5次迭代可能耗时50小时，使用Solido迭代流程仅需5小时，可节省数天或数周的芯片开发时间表。
Additive Learning引擎自动检测重用机会，从轻量级、可优化的可重用AI数据存储库（Reusable AI Datastore）中抽取数据。该数据存储支持多用户访问、并行读写，且占用磁盘空间小，可删除完整设计环境（DE）结果同时保留加速潜力。它存储AI模型和历史数据，支持快速查询，确保无缝集成到设计尺寸变更、PDK更新等流程中。
联发科的结果展示了实际益处。案例1：在N2P工艺上验证5西格玛位单元写裕度（clock-to-bitcell flip），基准运行需2,500次模拟，平均值120.1 ps，5西格玛131.2 ps。设计修复后（写驱动器和列多路复用器Vt变化），Additive Learning仅用29次模拟完成（67x加速），平均值121.8 ps，5西格玛132.5 ps。案例2：4西格玛实例级验证（clock-to-data out），原300次模拟平均167.4 ps，4西格玛173.1 ps。控制/IO块Vt更新后，Additive Learning用15次模拟（20x加速），匹配完整重跑结果（平均198 ps，4西格玛204.6-204.8 ps）。
该技术的广泛采用凸显其生产级成熟度。例如，NVIDIA在AI驱动的标准单元验证中使用Additive Learning，在5nm以下设计复杂度上升的增量运行中实现加速。西门子EDA强调其可为现有AI技术提升高达100x的验证效率。随着节点缩小，此类工具对维持精度并压缩周期至关重要，推动高产量SoC更快上市。
底线：Additive Learning将SRAM设计从瓶颈转变为敏捷流程：快速、准确、自动化。通过跨迭代、PDK修订、尺寸调整或工具更新的模型重用，联发科实现20-67x收益。该西门子EDA与联发科合作不仅加速移动创新，还为半导体工作流中的AI集成树立基准，承诺未来节点更大效率。